//===- TableGen'erated file -------------------------------------*- C++ -*-===//
//
// Target Register Enum Values
//
// Automatically generated file, do not edit!
//
//===----------------------------------------------------------------------===//

namespace llvm {

namespace ARM {
  enum {
    NoRegister,
    CPSR, 	// 1
    D0, 	// 2
    D1, 	// 3
    D10, 	// 4
    D11, 	// 5
    D12, 	// 6
    D13, 	// 7
    D14, 	// 8
    D15, 	// 9
    D16, 	// 10
    D17, 	// 11
    D18, 	// 12
    D19, 	// 13
    D2, 	// 14
    D20, 	// 15
    D21, 	// 16
    D22, 	// 17
    D23, 	// 18
    D24, 	// 19
    D25, 	// 20
    D26, 	// 21
    D27, 	// 22
    D28, 	// 23
    D29, 	// 24
    D3, 	// 25
    D30, 	// 26
    D31, 	// 27
    D4, 	// 28
    D5, 	// 29
    D6, 	// 30
    D7, 	// 31
    D8, 	// 32
    D9, 	// 33
    FPSCR, 	// 34
    LR, 	// 35
    PC, 	// 36
    Q0, 	// 37
    Q1, 	// 38
    Q10, 	// 39
    Q11, 	// 40
    Q12, 	// 41
    Q13, 	// 42
    Q14, 	// 43
    Q15, 	// 44
    Q2, 	// 45
    Q3, 	// 46
    Q4, 	// 47
    Q5, 	// 48
    Q6, 	// 49
    Q7, 	// 50
    Q8, 	// 51
    Q9, 	// 52
    R0, 	// 53
    R1, 	// 54
    R10, 	// 55
    R11, 	// 56
    R12, 	// 57
    R2, 	// 58
    R3, 	// 59
    R4, 	// 60
    R5, 	// 61
    R6, 	// 62
    R7, 	// 63
    R8, 	// 64
    R9, 	// 65
    S0, 	// 66
    S1, 	// 67
    S10, 	// 68
    S11, 	// 69
    S12, 	// 70
    S13, 	// 71
    S14, 	// 72
    S15, 	// 73
    S16, 	// 74
    S17, 	// 75
    S18, 	// 76
    S19, 	// 77
    S2, 	// 78
    S20, 	// 79
    S21, 	// 80
    S22, 	// 81
    S23, 	// 82
    S24, 	// 83
    S25, 	// 84
    S26, 	// 85
    S27, 	// 86
    S28, 	// 87
    S29, 	// 88
    S3, 	// 89
    S30, 	// 90
    S31, 	// 91
    S4, 	// 92
    S5, 	// 93
    S6, 	// 94
    S7, 	// 95
    S8, 	// 96
    S9, 	// 97
    SDummy, 	// 98
    SP, 	// 99
    NUM_TARGET_REGS 	// 100
  };
}
} // End llvm namespace